Упакованные и неупакованные векторы в системе Verilog

Прежде чем узнать, что именно vector представляют собой упакованные system-verilog и распакованные массивы, давайте vector также посмотрим, как вы можете system-verilog узнать, какой массив есть system-verilog что, просто по их объявлению. У system-verilog упакованных массивов имя vector объекта предшествует объявлению vector размера. Например:

bit [3][7] a;

Распакованный vectors массив имеет имя объекта vectors после объявления размера. Например:

bit a[3];

Упакованный system-verilog массив делает память, а распакованный vector - нет. Вы также можете получить vectors доступ / объявить распакованный system-verilog массив таким же образом

reg unpacked_array [7:0] = '{0,0,0,0,0,0,0,1};

Вы vector можете смешивать как упакованный, так system-verilog и распакованный массив, чтобы vectors получить многомерную память. Например:

bit [3:0][7:0]a[2:0].

Он vectors создает массив из 4 (т. е. 4 vectors * 8) байтов с глубиной 3.